原型验证中遇到的挑战

复杂的PCB规格

为最新的大FPGA设计PCB板不是很简单的事。比如说，Xilinx的Virtex-5 LX330 FPGA里包含1700个管脚，1300个用户IO，它要求至少18层的PCB。这些FPGA工作时需要多种电压，如果设计中包含不同的IO标准，那么PCB板需要支持到最多5种不同的电压。 而在一个PCB板上实现多颗FPGA的设计, 则更是增加了设计的复杂性。

解决方法: 采用具有全面自测试功能的原型验证工具可以迅速的检测和处理硬件本身的问题。

调试时间长

由于可能有上千个管脚需要测试，所以设计人员必须在制造前就想好一个清晰的板上测试方案。否则，一旦硬件没有按照指定规范运行，将很难找出问题出在哪里。

在决定建立你自己FPGA原型验证板前必须问一个关键问题，那就是“创建板子和检测数千个IO接口需要多久时间？”很多情况下，FPGA原型需要重做多次才能正常工作，工程可能因此增加多至两个月的时间。

解决方法: 采用具有全面自测试功能的原型验证工具可以迅速的检测和处理硬件本身的问题。

性能

为了与最终产品的性能更接近，设计人员总是喜欢以实时或接近实时的速度运行FPGA原型样机。

FPGA 原型的性能不一定可以达到实际SoC/ASIC的性能。一般有FPGA的限制和PCB板的限制两方面的原因。

解决方法1. FPGA的限制： 用不同的综合工具，缩紧时序约束，或者修改你的设计。 解决方法2. PCB板的限制： 使用具有等长时钟和IO，电源稳定，能高速适应原型等，经过精心设计的原型样机平台。对于极高性能的IO接口，阻抗匹配也需要，如DDR内存接口。

可复用性

再次使用现有或部分的原型可以缩短您的开发时间，降低下一个项目的风险。

随着半导体工艺技术的更新和消费者所期望的功能的增加，SOC设计规模继续增长。相对应的FPGA原型也就需要升级到。许多设计人员喜欢把外围接口和FPGA安放在一块板子上，但这种方法只适用于单个项目，对于设计规格大，外设接口不同的项目，就很难在另一个项目中重用。

解决方法： 把FPGA设计在一块独立板子上，并把接口板设计成一系列的板子，使各个板子模块化，并能相互使用，这样就实现了FPGA高度复用。

设计分割

当设计在一颗FPGA放不下的时候，设计的分割就是必要的。

当FPGA管脚数量有限时，分割就容易出现问题，并随着FPGA数量增大将进一步放大。一般有两个主要问题：1. 如何在原型样机上连接IO和多个FPGA? 2. 如何分割设计来适应FPGA原型验证板的架构? 手工分割一个多FPGA的设计即容易出错又浪费时间。如潜在的问题包括：管脚数量不够、时钟同步差、达不到预期性能和外部管脚接入点。

解决方法: 使用包含软件和硬件的原型验证系统, 保证了板级互连的数量和质量（通过硬件），并能自动进行分割（通过软件），因此节约开发的时间。

可调试性

确保设计中的故障是可调试的，最大程度减少开发过程中的调试时间。

当你把设计下载到FPGA以后,基本上第一次运行是不会成功的。原因有：1. FPGA原型本身有问题 2. 设计有问题 3. 设计编译时引发更多的错误（ 如错误的管角分配） 理想情况下，你首先需要一个好的测试方法来确定硬件是否运行正确，所有设计中的管脚功能正常。 那么，就需要外部逻辑分析仪和或内在逻辑分析（如赛灵思的Chipscope）来侦测故障所在。然而，有时候把内部信号引到外部检测的过程是非常的繁琐的。 此外，如今大部分内部逻辑分析仪不支持那些映射到多颗FPGA的设计，这使得调试工作更加困难。

解决方法: 选择带有硬件自检功能和支持多颗FPGA检测的逻辑分析仪的原型验证系统。